Компания Cadence и бельгийский институт Imec опубликовали пресс-релиз, в котором раскрыли планы по разработке 64-битного процессора для опытного выпуска с использованием 3-нм техпроцесса. Доработанные особым образом библиотеки и инструменты Cadence по проектированию чипов, а также опыт и знания специалистов Imec в области полупроводниковой литографии открывают возможность раннего воплощения в кремнии 3-нм процессора. В опытное производство цифровой проект будет направлен позднее в текущем году с целью выпустить рабочий чип до окончания года.
Базовая конструкция сканера диапазона EUV
Опытное производство и фотошаблоны для выпуска 3-нм чипа готовит институт Imec. В производстве решения будут задействованы как 193-нм сканеры и иммерсионная литография (с погружением в жидкость), так и сканер диапазона EUV. Ранее Cadence и Imec уже работали вместе над проектом по выпуску опытного 5-нм решения и намерены перенести опыт сотрудничества на выпуск опытного 3-нм процессора. Ранний доступ к опытному производству поможет обнаружить слабые места в техпроцессе задолго до его внедрения в массовое производство. Например, таким образом было обнаружено случайное появление дефектов в рамках опытного выпуска 5-нм решений.
Предполагается, что опытный 3-нм процессор будет производиться с двойной проекцией в случае использования EUV-сканеров (по два фотошаблона на рабочий слой и, соответственно, по два прохода сканером) и с четырьмя фотошаблонами на слой для остальных рабочих слоёв микросхемы с использованием 193-нм сканера (self-aligned quadruple patterning, SAQP). Со временем, когда ASML выпустит EUV-сканеры с улучшенной оптической системой (с цифровой апертурой 0,5 или выше), для обработки каждого слоя с помощью EUV-сканеров будет достаточно одного прохода сканером и одного фотошаблона. Но это произойдёт после 2022 года.
Перспективы освоения новых технологических норм с помощью сканеров ASML (ASML)
Кроме собственно уменьшения масштаба технологических норм 3-нм полупроводники потребуют других новшеств. В частности, два первых металлических слоя должны быть выполнены из кобальта. Это снизит эффект электромиграции и уменьшит сопротивление проводников. Также потребуется изменить структуру транзисторов. Транзисторы с высокими монолитными затворами-рёбрами FinFET уйдут в прошлое, а вместо них появятся составные затворы из нанопроводников или наностраниц.
